半导体封测技术发展趋势
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- 来源:
- 发布时间:2020-04-25 17:18
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【概要描述】半导体封装经历了三次重大革新:第一次是在20世纪80年代从引脚插入式封装到表面贴片封装,它极大地提高了印刷电路板上的组装密度;第二次是在20世纪90年代球型矩阵封装的出现,满足了市场对高引脚的需求,改善了半导体器件的性能;芯片级封装、系统封装等是现在第三次革新的产物,其目的就是将封装面积减到最小。
半导体封测技术发展趋势
【概要描述】半导体封装经历了三次重大革新:第一次是在20世纪80年代从引脚插入式封装到表面贴片封装,它极大地提高了印刷电路板上的组装密度;第二次是在20世纪90年代球型矩阵封装的出现,满足了市场对高引脚的需求,改善了半导体器件的性能;芯片级封装、系统封装等是现在第三次革新的产物,其目的就是将封装面积减到最小。
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集成电路封装测试包括封装和测试两个环节,封装是保护芯片免受物理、化学等环境因素造成的损伤,增强芯片的散热性能,实现电气连接,确保电路正常工作;测试主要是对芯片产品的功能、性能测试等,将功能、性能不符合要求的产品筛选出来。目前封装技术正逐渐从传统的引线框架、引线键合向倒装芯片(FC)、硅通孔(TSV)、嵌入式封装(ED)、扇入(Fan-In)/扇出(Fan-Out)型晶圆级封装、系统级封装(SiP)等先进封装技术演进。芯片的尺寸继续缩小,引脚数量增加,集成度持续提升。而针对不同的封装有不同的工艺流程,并且在封装中和封装后都需要进行相关测试保证产品质量。
随着摩尔定律的放缓,半导体行业逐渐步入后摩尔时代,SoC与SiP都是实现更高性能,更低成本的方式。一般情况下,从集成度来讲,SoC集成度更高,功耗更低,性能更好;而SiP的优势在灵活性更高,更广泛的兼容兼容性,成本更低,生产周期更短。所以,面对生命周期相对较长的产品,SoC更加适用。对于生命周期短,面积小的产品,SiP更有优势,灵活性较高。
传统封装概念从最初的三极管直插时期后开始产生。传统封装过程如下:将晶圆切割为晶粒(Die)后,使晶粒贴合到相应的基板架的小岛(LeadframePad)上,再利用导线将晶片的接合焊盘与基板的引脚相连(WireBond),实现电气连接,最后用外壳加以保护(Mold,或Encapsulation)。典型封装方式有DIP、SOP、TSOP、QFP等。
先进封装主要是指倒装(FlipChip),凸块(Bumping),晶圆级封装(Waferlevelackage),2.5D封装(interposer,RDL等),3D封装(TSV)等封装技术。先进封装在诞生之初只有WLP,2.5D封装和3D封装几种选择,近年来,先进封装的发展呈爆炸式向各个方向发展,而每个开发相关技术的公司都将自己的技术独立命名注册商标,如台积电的InFO、CoWoS,日月光的FoCoS,Amkor的SLIM、SWIFT等。尽管很多先进封装技术只有微小的区别,大量的新名和商标被注册,导致行业中出现大量的不同种类的先进封装,而其诞生通常是由客制化产品的驱动。
►测试:这里的半导体测试指的是封装后测试。测试把已经制造完毕的半导体元器件进行结构和电气功能的确认,测试的目的是排除电子功能差的芯片,以保证其各项性能符合系统的要求。测试也可以被称为“终段测试”,与晶圆探针测试(封装前测试)不同
先进封装提高封装效率,降低产品成本。随着后摩尔定律时代的到来,传统封装已经不再能满足需求。传统封装的封装效率(裸芯面积/基板面积)较低,存在很大改良的空间。芯片制程受限的情况下,改进封装便是另一条出路。举例来说,QFP封装效率最高为30%,那么70%的面积将被浪费。DIP、BGA浪费的面积会更多。
FlipChip的优势主要在于以下几点:小尺寸,功能增强(增加I/O数量),性能增强(互联短),提高了可靠性(倒装芯片可减少2/3的互联引脚数),提高了散热能力(芯片背面可以有效进行冷却)。
Bumping是一种新型的芯片与基板间电气互联的方式。可以通过小的球形导电材料实现,这种导电球体被称为Bump,制作导电球这一工序被称为Bumping。当粘有Bump的晶粒被倒臵(Flip-Chip)并与基板对齐时,晶粒便很容易的实现了与基板Pad(触垫)的连接。相比传统的引线连接,Flip-Chip有着诸多的优势,比如更小的封装尺寸与更快的器件速度。
中道封装技术需求增长,将带来行业上下游的跨界竞争。针对3DIC和2.5D中介层平台的“中端工艺(middleend-process)”基础设施的出现将使Fab和IDM受益,并在较小程度上分给OSAT。2.5D中介层平台的发展将会产生价值的转移,从衬底供应商转向前端代工厂。
FOWLP:全称Fan-outWafer-levelpackaging,扇出式晶圆级封装,开始就将晶粒切割,再重布在一块新的人工模塑晶圆上。它的优势在于减小了封装的厚度,增大了扇出(更多的I/O接口),获得了更优异的电学性质及更好的耐热表现。
►PLP:全称Panel-levelpackaging,平板级封装,封装方法与FOWLP类似,只不过将晶粒重组于更大的矩形面板上,而不是圆形的晶圆。更大的面积意味着节约更多的成本,更高的封装效率。而且切割的晶粒为方形,晶圆封装会导致边角面积的浪费,矩形面板恰恰解决了浪费问题。但也对光刻及对准提出了更高的要求。
►中介层(Interposer):指的是焊锡球和晶粒之间导电层。它的作用是扩大连接面,使一个连接改线到我们想要的地方。与再分布层作用类似。
►TSV(Through-siliconvia,硅通孔):Bump和RDL会占用芯片接合到基板上的平面面积,TSV可以将芯片堆叠起来使三维空间被利用起来。更重要的是,堆叠技术改善了多芯片连接时的电学性质。引线键合可以被用于堆叠技术,但TSV吸引力更大。TSV实现了贯穿整个芯片厚度的电气连接,更开辟了芯片上下表面之间的最短通路。芯片之间连接的长度变短也意味着更低的功耗和更大的带宽。TSV技术最早在CMOS图像传感器中被应用,未来在FPGA、存储器、传感器等领域都将被应用。根据Yole预测,2016~2021年,应用TSV技术的晶圆数量将以10%的年复合增长率增长。3D存储芯片封装也会在将来大量的用到TSV。
PoP(PackageonPackage,堆叠封装):PoP是一种将分离的逻辑和存储BGA(Ballgridarray,球状引脚栅格阵列)包在垂直方向上结合起来的封装技术。在这种结构中,两层以上的封装单元自下而上堆叠在一起,中间留有介质层来传输信号。PoP技术增大了器件的集成密度,底层的封装单元直接与PCB板接触。传统的PoP是基于基板的堆叠,随着存储器对高带宽的需求,球间间隔要求更小,未来将会与FOWLP技术相结合,做基于芯片的堆叠。
MEMS封装:微机电系统在近些年应用越来越广泛,随着传感器、物联网应用的大规模落地,MEMS封装也备受关注。MEMS的封装不同与集成电路封装,分为芯片级、模组级、卡级、板级、门级等多元垂直分级封装,设计时也需考虑不同模组间的相互影响。目前MEMS封装市场规模在27亿美元左右,2016~2020年间将会维持16.7%的年复合增长率高速增长。其中RFMEMS封装市场是主要驱动,2016~2020年间,年复合增长率高达35.1%。
在整个MEMS生态系统中,MEMS封装发展迅速,晶圆级和3D集成越来越重要。主要的趋势是为低温晶圆键合等单芯片集成开发出与CMOS兼容的MEMS制造工艺。另一个新趋势是裸片叠层应用于低成本无铅半导体封装,这种技术可为量产带来更低的成本和更小的引脚封装。但是,MEMS器件的CMOS和3D集成给建模、测试和可靠性带来挑战。
来源:本文整理内容转载自「第三代半导体联合创新孵化中心 」
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